同一条路径，在同样的PVT条件下，setup和hold违例应该是不会出现在同一个寄存器的D端的。 如果是不同PVT条件下，同一条路径，则setup和hold完全可能出现在同一个寄存器的D端。因为PVT条件会影响路径延时。
一般在clock gate的检查时，会出现这样的path。工艺越细，SS corner 和 FF corner下cell的delay偏差越大。由于是高频时钟setup要求路径尽量短，但是路径短了之后，放到FF corner下hold check就过不去了。出现setup和hold同时不过。
保hold，这样的回答是对的，传统思路就是保hold然后setup降频。在面试时，算是一个中规中矩的回答。
在我们的案例中，有个800M的clock gate路径，同时出现了hold和setup的violation。如果保hold，setup势必要降频，而我们的降频无法做到从800M降频到750M，要降频就是直接降到了400M。而一旦降到400M，不要说性能了，功能都错了。因为对于送入芯片的数据根本处理不过来。这样一来，即使保住了hold，也是个废品。所以当时我们分析了整个产品，不单纯是我们自己设计的芯片，查看板上其他芯片的文档。发现有个芯片工作温度最低是0度，而不是我们的-40度，于是首先调整了我们自己分析hold的corner，换成0度的库分析，hold violation减少了一些，但还是violation。接着又从客户那边了解到，实际使用时，会给产品进行一段时间的预热，所以我们大胆的把分析hold的corner调整到了TT下，hold check是过去的。然后我们对工艺厂这些年生产我们芯片时的良率进行了分析，得出结论是，他家的Process大概率不在FF上，可以用TT分析。最后，我们保证了SS corner下的setup，用TT corner下的hold check代替了传统FF corner下的hold check。