if_stage 模块负责在每个时钟周期中取指令，计算下一条指令的地址，处理分支目标的逻辑，并将获取的指令数据传递给 ID 阶段，以支持下一阶段的指令解码和执行。
fs_allowin 信号产生逻辑 assign fs_allowin = !fs_valid || (fs_ready_go && ds_allowin);!fs_valid：这一部分表示如果 IF 阶段当前不是有效状态（fs_valid 为假），那么 fs_allowin 会为真。这通常在刚启动 CPU 或发生重置时，IF 阶段需要接收新的指令，因此允许接收来自 ID 阶段的取指令请求。
(fs_ready_go && ds_allowin)：这一部分表示如果 IF 阶段已经准备好（fs_ready_go 为真），并且来自 ID 阶段的 ds_allowin 信号为真，那么 fs_allowin 也为真。这意味着 IF 阶段已准备好接收新的指令，且 ID 阶段要求传递指令。
ID-stageID 阶段模块执行指令解码、数据通路控制、数据相关性检测以及流水线控制等任务，为指令的正确执行和顺利传递到下一个阶段提供必要的支持。同时，该模块还涉及分支预测、寄存器堆访问、目的寄存器和数据冒险等方面的操作。
EXE-stage执行阶段模块执行指令的算术逻辑操作，包括 ALU 计算、数据内存访问等，同时也涉及到数据通路的控制和流水线阶段控制。它为指令的正确执行和数据的准备传递到存储阶段提供必要的支持。此外，也有目的寄存器、数据相关性、立即数和操作数选择等方面的操作。
MEM-stage内存阶段模块主要负责处理数据存储访问操作，包括从数据存储中读取数据，并准备将数据传递给下一个阶段。它还与目的寄存器相关，根据执行阶段的计算结果和数据存储的结果，选择传递的数据。流水线阶段控制确保数据在合适的时间被传递到下一个阶段。
WB-stage写回阶段模块负责控制数据写回到寄存器文件的操作。这包括确定何时执行写回操作，以及将何种数据写回到寄存器文件。控制流程和数据传递在时钟的控制下执行，确保正确的数据被写回。
流水线-流起来的秘密之一 if-stage always @(posedge clk) begin if (reset) begin fs_valid